半导体外延工艺的良率提升

在半导体产业中，良率分析一直是个热门话题。几十亿的资金投资在晶圆制造的设备上，迅速的投资收益对半导体厂商来说是非常关键的。加速良率学习并提高良率是一项重要的竞争优势。若想要维持一定的生产力，至少不能增加浪费在寻找制造问题和改正制造问题的时间。将良率提高 10%，就可以替企业一年省下数亿的资金。

以试验设计DOE为代表的统计分析技术是实现良率提升的重要手段，在Intel、National Semiconductor等技术领先型企业中得到了广泛的应用。

例如，某全球知名的半导体公司上海厂在某产品的外延沉积的工艺处理中，OOC Rate（失控率）极高，平均水平仅为30%左右，导致生产周期拖长，严重影响了该厂的生产能力，对月产3000片的要求造成极大威胁；而且增加了额外的生产成本，严重影响公司的既定利润目标的实现。因此，该厂领导下决心建立专案小组来解决多年来一直没有解决的顽症，改进这方面的工作。

图一外延的工艺流程图

晶圆制备中的外延基本工艺流程如图一所示，根据对OOC Rate的初步分析发现，缺陷主要来源于RS（表面电阻阻值）、RS UNIF（表面电阻均匀性）、THK（厚度）和THK UNIF（厚度均匀性）四大类型。再深入研究下去，发现影响这四大缺陷类型的潜在原因有很多，诸如Big etch、Wrong Wafer、MFC usage、Slit purge等等，通过在半导体等行业中最为流行的质量管理软件JMP以鱼骨图的形式得到如图二所示的定性分析结果。

图二 Low OCC Rate的鱼骨图分析

虽然我们可以根据工程技术中的已有经验排除一些次要的原因，明确一些重要因子的设置。但是实在无法对H2 main（即Main Flow）、H2 split（即Slit Purge）和MDOP3（即Dope Gas Flow）这三个关键因子做出明确的设定。怎么办？还是借助JMP软件中最具特色的Custom Design定制设计来做个DOE试验设计吧。

图三 JMP刻画器的优化结果

由图三可知，从十几次有代表性的试验结果中，不仅可以精确地量化这三个关键因子对RS、RS UNIF、THK和THK UNIF的影响程度，而且可以根据其内在的模型公式，确认当H2 main=22.1、H2 split=3、MDOP3=150时，总体不良率是最低的。

根据以上定性和定量的分析，我们重新设置工艺的区域范围，确定了Process Recipe，从最近两个月的实际运行结果来看，先前的DOE分析结论完全正确，OOC Rate从30%以上显著下降到10%以下（如图四所示），达到了预期的设计目标。由此带来的可喜效果是平均每个工作日增加产能21.4片，节省5.6 test wafer/day。经财务部门审核确定，如果按去年的生产任务量计算，可节约成本高达美金1,625,824元！

图四 OOC Rate的运行图

这一质量改进项目的成功实施，突破性地解决了该厂生产部门多年来无法解决的迫切问题，开辟了一条分析与解决复杂问题的新思路与新方法的道路。更重要的是，在当前半导体行业低迷的经济形势下具有凿空拓荒的重大意义，如何提高企业的核心竞争力？如何在低廉的售价下依然确保持续的盈利能力？答案可能会有很多，但基于强大而友好的JMP统计分析软件的高级良率提升方案肯定是其中不可或缺的内容之一。

半导体外延工艺的良率提升

以试验设计DOE为代表的统计分析技术是实现良率提升的重要手段，在Intel、National Semiconductor等技术领先型企业中得到了广泛的应用。

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